order_bg

Produkter

Logik & flip Flops-SN74LVC74APWR

kort beskrivning:

SNx4LVC74A-enheterna integrerar två positivedge-utlösta flip-flops av D-typ i en bekväm
enhet.
SN54LVC74A är designad för 2,7-V till 3,6-V VCC-drift, och SN74LVC74A är designad för
1,65-V till 3,6-V VCC-drift.En låg nivå vid förinställda (PRE) eller nollställda (CLR) ingångar ställer in eller återställer utgångarna, oavsett nivåerna för de andra ingångarna.När PRE och CLR är inaktiva (hög), överförs data vid data (D)-ingången som uppfyller kraven på inställningstid till utgångarna på den positivt gående flanken av klockpulsen.Klocktriggning sker på en spänningsnivå och är inte direkt relaterad till stigtiden för klockpulsen.Efter hålltidsintervallet kan data vid D-ingången ändras utan att påverka nivåerna vid utgångarna.Data I/O och styringångar är överspänningstoleranta.Denna funktion tillåter användning av dessa enheter för nedöversättning i en miljö med blandad spänning.


Produktdetalj

Produkttaggar

Produktattribut

TYP BESKRIVNING
Kategori Integrerade kretsar (IC)

Logik

Flip flops

Mfr Texas instrument
Serier 74LVC
Paket Tape & Reel (TR)

Klipptejp (CT)

Digi-Reel®

Produktstatus Aktiva
Fungera Ställ in (förinställning) och återställ
Typ D-typ
Utgångstyp Komplementär
Antal element 2
Antal bitar per element 1
Klockfrekvens 150 MHz
Max utbredningsfördröjning @ V, Max CL 5,2ns @ 3,3V, 50pF
Triggertyp Positiv kant
Ström - Utgång hög, låg 24mA, 24mA
Spänning - Matning 1,65V ~ 3,6V
Aktuell - Stilla (Iq) 10 uA
Ingångskapacitans 5 pF
Driftstemperatur -40°C ~ 125°C (TA)
Monteringstyp Ytmontering
Leverantörsenhetspaket 14-TSSOP
Paket/fodral 14-TSSOP (0,173", 4,40 mm bredd)
Basproduktnummer 74LVC74


Dokument och media

RESURSTYP LÄNK
Datablad SN54LVC74A, SN74LVC74A
Utvald produkt Analoga lösningar

Logiska lösningar

PCN-förpackning Rulle 10/jul/2018

Rullar 19/apr/2018

HTML-datablad SN54LVC74A, SN74LVC74A
EDA-modeller SN74LVC74APWR från SnapEDA

SN74LVC74APWR av Ultra Librarian

Miljö- och exportklassificeringar

ATTRIBUT BESKRIVNING
RoHS-status ROHS3-kompatibel
Moisture Sensitivity Level (MSL) 1 (Obegränsat)
REACH-status REACH Opåverkad
ECCN EAR99
HTSUS 8542.39.0001

Flip-Flop och Latch

Flip-FlopochSpärrär vanliga digitala elektroniska enheter med två stabila tillstånd som kan användas för att lagra information, och en flip-flop eller spärr kan lagra 1 bit information.

Vippa (förkortat FF), även känd som en bistabil grind, även känd som en bistabil vippa, är en digital logikkrets som kan fungera i två tillstånd.Vipporna förblir i sitt tillstånd tills de får en ingångspuls, även känd som en trigger.När en ingångspuls tas emot ändrar vippans utgång tillstånd enligt reglerna och förblir sedan i det tillståndet tills en annan trigger tas emot.

Latch, som är känsligt för pulsnivån, ändrar tillstånd under klockpulsens nivå, spärren är en nivåutlöst lagringsenhet, och åtgärden för datalagring beror på nivåvärdet för insignalen, endast när spärren är i aktivera tillstånd, kommer utgången att ändras med datainmatningen.Latch skiljer sig från flip-flop, det är inte låsande data, signalen vid utgången ändras med ingångssignalen, precis som signalen som passerar genom en buffert;när spärrsignalen fungerar som en spärr låses data och insignalen fungerar inte.En spärr kallas också en transparent spärr, vilket betyder att utgången är transparent för ingången när den inte är spärrad.

Skillnaden mellan latch och flip-flop
Latch och flip-flop är binära lagringsenheter med minnesfunktion, som är en av de grundläggande enheterna för att komponera olika timing logiska kretsar.Skillnaden är: låset är relaterat till alla dess ingångssignaler, när ingångssignalen ändras låsändringar finns det ingen klockterminal;flip-flop styrs av klockan, endast när klockan triggas för att sampla den aktuella ingången, generera utsignalen.Eftersom både latch och flip-flop är timinglogik är naturligtvis utsignalen inte bara relaterad till den aktuella ingången, utan också relaterad till den tidigare utsignalen.

1. spärren utlöses av nivå, inte synkron kontroll.DFF triggas av klockflank och synkron styrning.

2、latch är känslig för ingångsnivån och påverkas av ledningsfördröjningen, så det är svårt att säkerställa att utgången inte ger grader;Det är mindre sannolikt att DFF producerar grader.

3, Om du använder grindkretsar för att bygga latch och DFF, förbrukar latch mindre grindresurser än DFF, vilket är en överlägsen plats för latch än DFF.Därför är integrationen av att använda lås i ASIC högre än DFF, men motsatsen är sant i FPGA, eftersom det inte finns någon standard låsenhet i FPGA, men det finns DFF-enhet, och en LATCH behöver mer än en LE för att realiseras.spärren är nivåutlöst, vilket motsvarar att ha en aktiveringsände, och efter aktivering (vid tidpunkten för aktiveringsnivån) motsvarar en tråd, som ändras med Utgången varierar med utsignalen.I det icke-aktiverade tillståndet är att bibehålla den ursprungliga signalen, som kan ses och flip-flop skillnad, i själva verket många gånger latch är inte ett substitut för ff.

4, kommer spärren att bli extremt komplex statisk timinganalys.

5, för närvarande används spärren endast i den mycket avancerade kretsen, såsom Intels P4 CPU.FPGA har spärrenhet, registerenheten kan konfigureras som en spärrenhet, i xilinx v2p manual kommer att konfigureras som register/spärrenhet, bilagan är xilinx halvskiva strukturdiagram.Andra modeller och tillverkare av FPGA:er gick inte för att kontrollera.--Personligen tror jag att xilinx kan direkt matcha altera kan vara mer problem, för några LE att göra, dock kan inte xilinx-enhet varje skiva konfigureras så, alteras enda DDR-gränssnitt har en speciell spärrenhet, vanligtvis bara höghastighetskrets kommer att användas i spärrkonstruktionen.alteras LE är ingen spärrstruktur, och kontrollera sp3 och sp2e, och andra inte att kontrollera, säger manualen att denna konfiguration stöds.Uttrycket wangdian om altera är rätt, alteras ff kan inte konfigureras för att låsa, den använder en uppslagstabell för att implementera lås.

Den allmänna designregeln är: undvik spärr i de flesta mönster.det kommer att låta dig designa timingen är klar, och det är mycket dold, icke-veteran kan inte hitta.spärr den största faran är att inte filtrera grader.Detta är extremt farligt för nästa nivå av kretsen.Därför, så länge du kan använda D flip-flop plats, använd inte spärren.


  • Tidigare:
  • Nästa:

  • Skriv ditt meddelande här och skicka det till oss