Ny original XC18V04VQG44C Spot Stock FPGA fältprogrammerbar Gate Array Logic IC Chip Integrerade kretsar

Produktattribut

Dokument och media

Miljö- och exportklassificeringar

Ytterligare resurser

Xilinx Memory – Konfigurationsproms för FPGA

Xilinx introducerar XC18V00-serien av in-system programmerbara konfigurations PROMs (Figur 1).Enheter i denna 3,3V-familj inkluderar en 4-megabit, en 2-megabit, en 1-megabit och en 512-kilobit PROM som ger en lättanvänd, kostnadseffektiv metod för omprogrammering och lagring av Xilinx FPGA-konfigurationsbitströmmar.

När FPGA är i Master Serial-läge genererar den en konfigurationsklocka som driver PROM.En kort åtkomsttid efter att CE och OE har aktiverats är data tillgänglig på PROM DATA (D0)-stiftet som är anslutet till FPGA DIN-stiftet.Ny data är tillgänglig en kort åtkomsttid efter varje stigande klockflank.FPGA genererar lämpligt antal klockpulser för att slutföra konfigurationen.När FPGA är i slavserieläge klockas PROM och FPGA av en extern klocka.

När FPGA är i Master Select MAP-läge genererar FPGA en konfigurationsklocka som driver PROM.När FPGA:n är i slavparallell eller slavvals-MAP-läge, genererar en extern oscillator konfigurationsklockan som driver PROM och FPGA.Efter att CE och OE har aktiverats är data tillgänglig på PROM:s DATA (D0-D7) stift.Ny data är tillgänglig en kort åtkomsttid efter varje stigande klockflank.Datan klockas in i FPGA:n på följande stigande flank av CCLK.En frigående oscillator kan användas i lägena Slave Parallel eller Slave Select MAP.

Flera enheter kan kaskadkopplas genom att använda VD-utgången för att driva CE-ingången för följande enhet.Klockingångarna och DATA-utgångarna för alla PROMs i denna kedja är sammankopplade.Alla enheter är kompatibla och kan kaskadkopplas med andra familjemedlemmar eller med den engångsprogrammerbara seriella PROM-familjen XC17V00.